Cadence réalise le prototype sur silicium de la première interface IP de la version préliminaire du standard DDR5 en cours de développement par le JEDEC
Cadence Design Systems, annoncé avoir réalisé son premier prototype, sur silicium, de l’interface IP destinée à la version préliminaire du standard DDR5 en cours de développement par le JEDEC. Réalisé par Cadence dans la technologie 7 nm de TSMC, le circuit de test atteint le débit de 4 400 millions de transferts par seconde (MT/s), soit un taux 37,5 % plus élevé que celui de la mémoire DDR4 actuellement la plus rapide du marché (3 200 MT/s). Grâce à cette avancée majeure, les fabricants de systèmes sur puce qui développent des sous-systèmes mémoire à haut débit pour serveurs, solutions de stockage et applications d’entreprise haut de gamme, peuvent commencer à développer leurs sous-systèmes mémoire DDR5 en utilisant les IP PHY et contrôleur validées sur silicium proposées par Cadence.
Pour plus d’informations, consultez le site www.cadence.com/go/ddr5iptestchip.
