Le procédé de liaison hybride D2W miniaturise les interconnexions verticales.

Les résultats ont été présentés lors de l'Electronic Components and Technology Conference (ECTC) 2026 à Orlando, en Floride, mettant en évidence les progrès réalisés vers une intégration verticale plus dense dans l'encapsulation des semi-conducteurs.

Liaison hybride die-to-wafer pour l'intégration des semi-conducteurs
À mesure que la miniaturisation des transistors approche de ses limites physiques et économiques, les fabricants de semi-conducteurs se tournent de plus en plus vers les technologies avancées de packaging et l'intégration tridimensionnelle afin de continuer à améliorer les performances informatiques. Plutôt que de s'appuyer uniquement sur des transistors plus petits, l'intégration 3D permet d'empiler verticalement plusieurs couches de composants, réduisant ainsi les distances parcourues par les données entre les différents éléments.

La démonstration de CEA-Leti s'est concentrée sur la liaison hybride die-to-wafer, une technique qui connecte directement des puces individuelles à un wafer à l'aide d'interconnexions cuivre-cuivre à haute densité. En réduisant le pas d'interconnexion à 1 μm, cette technologie augmente considérablement le nombre de connexions pouvant être intégrées dans une surface donnée.

Pour les accélérateurs d'IA et les systèmes de calcul haute performance, où la bande passante mémoire et les transferts de données constituent des contraintes majeures, l'augmentation de la densité des interconnexions peut améliorer la communication entre les composants empilés tout en réduisant la consommation d'énergie liée au transfert des données.

Validation électrique des interconnexions à pas ultrafin
L'équipe de recherche a indiqué avoir réalisé avec succès des essais électriques sur des structures comportant jusqu'à 100 000 liaisons d'interconnexion. Selon CEA-Leti, les résultats confirment la viabilité de cette approche de liaison hybride pour les applications nécessitant des interconnexions à haute densité.

La caractérisation électrique de structures de test de type daisy chain a démontré les performances fonctionnelles et les rendements attendus pour des pas compris entre 5 μm et 2 μm. Les structures à 1 μm ont également fonctionné avec succès, bien que les rendements aient été limités par la précision d'alignement des équipements de liaison actuellement disponibles.

Ces travaux constituent une étape importante vers l'augmentation de la densité des interconnexions verticales dans les systèmes à semi-conducteurs où les technologies d'interconnexion conventionnelles au niveau du boîtier risquent de devenir un facteur limitant.

Défis liés à la précision d'alignement et à la reconstruction des wafers
L'obtention d'un pas de 1 μm a nécessité de relever deux défis majeurs de fabrication : la précision d'alignement et la planarisation de surface. La principale difficulté technique consistait à positionner les puces avec une précision suffisante durant le processus de liaison. À l'échelle submicronique, même de faibles écarts d'alignement peuvent affecter la connectivité électrique et le rendement.

Le procédé a également nécessité une reconstruction du wafer grâce à une technique de remplissage des espaces inter-puces (Inter-Die Gap Filling, IDGF). Cette étape consiste à combler les espaces entre les puces adjacentes avant la création de nouvelles structures d'interconnexion verticales. Pour garantir la compatibilité avec les étapes suivantes, les chercheurs ont optimisé le polissage mécano-chimique (CMP) afin d'obtenir la planéité de surface requise pour une liaison hybride fiable et des interconnexions verticales performantes.




Intégration avec les technologies TSV et TOV
La technologie D2W présentée s'inscrit dans une feuille de route plus large pour l'intégration des semi-conducteurs, incluant les vias traversants silicium à haute densité (HD TSV) et les vias traversant l'oxyde (TOV).

Les TSV fournissent des connexions électriques verticales à travers les substrats en silicium, tandis que les TOV permettent le routage électrique à travers les couches d'oxyde. Associées au remplissage des espaces inter-puces, ces technologies facilitent la reconstruction des wafers et permettent l'intégration de plusieurs puces remplissant différentes fonctions au sein d'un même boîtier empilé.

Ces architectures deviennent de plus en plus importantes pour les systèmes d'IA avancés, les capteurs d'image et les plateformes de calcul hétérogène, où processeurs, mémoires et accélérateurs spécialisés doivent échanger de grandes quantités de données avec une latence minimale.

La possibilité de combiner les approches die-to-wafer (D2W) et wafer-to-wafer (W2W) pourrait également offrir davantage de flexibilité pour équilibrer les performances, les rendements de fabrication et les coûts de production.

Feuille de route vers les interconnexions submicroniques
CEA-Leti a indiqué que cette démonstration constitue une plateforme de validation intermédiaire destinée à préparer les développements futurs. La prochaine phase de recherche se concentrera sur l'intégration du D2W avec les technologies HD TSV et TOV tout en poursuivant l'objectif d'un pas d'interconnexion de 0,5 μm. Selon les chercheurs, les futurs équipements de liaison offrant une précision d'alignement d'environ 0,5 μm (3σ) devraient améliorer significativement les rendements à ces dimensions.

Une réduction supplémentaire du pas pourrait permettre d'atteindre des densités d'interconnexion nettement plus élevées, répondant ainsi aux besoins croissants en bande passante des accélérateurs d'IA de nouvelle génération et des capteurs d'image CMOS avancés.

Les travaux de recherche ont été menés dans le cadre de la ligne pilote Fames et du projet ANR NextGen relevant de l'initiative France 2030. Les études liées au remplissage des espaces inter-puces, aux vias traversant l'oxyde et aux vias traversants silicium à haute densité ont bénéficié du soutien d'IRT Nanoelec.

Contexte complémentaire
Cette section présente des spécifications techniques et des éléments de comparaison concurrentielle qui ne figuraient pas dans le communiqué de presse d'origine.

La course à l'augmentation de la densité des interconnexions est devenue un axe de développement dans le domaine du packaging avancé des semi-conducteurs. Parmi les technologies comparables figurent SoIC (System on Integrated Chips) de TSMC, Foveros d'Intel, X-Cube de Samsung ainsi que les technologies de liaison hybride développées par imec et d'autres organismes de recherche spécialisés dans les semi-conducteurs.

Les technologies actuelles de liaison hybride fonctionnent généralement avec des pas de l'ordre de quelques micromètres. La démonstration d'un pas de 1 μm pour une liaison hybride die-to-wafer représente donc une avancée importante dans la miniaturisation des interconnexions verticales. Alors que les architectures matérielles dédiées à l'IA s'appuient de plus en plus sur les chiplets et l'intégration hétérogène plutôt que sur la seule mise à l'échelle monolithique, les technologies permettant des interconnexions verticales plus denses deviennent des éléments essentiels de la chaîne d'approvisionnement des semi-conducteurs. L'amélioration de la densité des interconnexions permet d'augmenter la bande passante par unité de surface tout en réduisant l'énergie nécessaire aux communications, deux paramètres de plus en plus importants pour les accélérateurs d'IA, les plateformes de calcul haute performance et les systèmes d'imagerie avancés.

Publié avec l’assistance de l’IA par Aishwarya Mambet, rédactrice pour Induportals.

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